Verilog defineマクロで「”」を使う | タナビボ~田中太郎の備忘録~

はじめに
やり方
まとめ

はじめに

VerilogのDefineマクロでダブルクォーテーション「”」を使用します。

やり方

「`」バッククォートでエスケープできます。

`define DISPLAY(a) $display(`"a`");

サンプルコード

module top();
    `define DISP_A(a) $display("a");
    `define DISP_B(a) $display(`"a`");
    initial begin
        `DISP_A(hoge)
        `DISP_B(hoge)
    end
endmodule
// 出力
// a
// hoge

まとめ

VerilogのDefineマクロで「”」を使用しました。