VHDL vs Systemverilog 演算子の対応関係

田中太郎
田中太郎

VHDL とSystemverilogの演算子の対応関係を調べていくよ!

対応表

動作VHDLSV
算術加算++
算術減算
算術乗算
算術割算//
あまりmod
remNA
べき乗∗∗∗∗
絶対値absNA
等号===
等しくない/=!=
より上<<
より下>>
以上<=<=
以下>=>=
and (1bit)and&&
or (1bit)or||
nand (1bit)nandNA
nor (1bit)norNA
xor (1bit)xorˆ
not (1bit)not˜
and (複数bit)NA&
or (複数bit)NA|
not (複数bit)NA˜
xor (複数bit)NAˆ
xnor (複数bit)NA˜ˆ
左シフト(0充填)sll<<
右シフト(0充填)srl>>
左シフト(最左充填)sla<<<
右シフト(最右充填)sra>>>
左回転シフトrolNA
右回転シフトrorNA
AND(リダクション)NA&
or(リダクション)NA|
not(リダクション)NA˜
xor(リダクション)NAˆ
接続信号&信号{信号,信号,…,}
条件演算NA条件式 ? 真 : 偽
遅延after#
read onlyconstantconst
bitの指定(msb downto lsb)[msb:lsb]
ループから抜けるexitbreak
ループの初めに戻るnextcontinue
入力信号ininput
出力信号outoutput

まとめ

VHDLとSystemVerilogの対応関係を調べてみました

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