田中太郎
VHDL とSystemverilogの演算子の対応関係を調べていくよ！
対応表
| 動作 | VHDL | SV |
|---|---|---|
| 算術加算 | + | + |
| 算術減算 | − | − |
| 算術乗算 | ∗ | ∗ |
| 算術割算 | / | / |
| あまり | mod | ％ |
| 商 | rem | NA |
| べき乗 | ∗∗ | ∗∗ |
| 絶対値 | abs | NA |
| 等号 | = | == |
| 等しくない | /= | != |
| より上 | < | < |
| より下 | > | > |
| 以上 | <= | <= |
| 以下 | >= | >= |
| and (1bit) | and | && |
| or (1bit) | or | || |
| nand (1bit) | nand | NA |
| nor (1bit) | nor | NA |
| xor (1bit) | xor | ˆ |
| not (1bit) | not | ˜ |
| and (複数bit) | NA | & |
| or (複数bit) | NA | | |
| not (複数bit) | NA | ˜ |
| xor (複数bit) | NA | ˆ |
| xnor (複数bit) | NA | ˜ˆ |
| 左シフト(0充填) | sll | << |
| 右シフト(0充填) | srl | >> |
| 左シフト(最左充填) | sla | <<< |
| 右シフト(最右充填) | sra | >>> |
| 左回転シフト | rol | NA |
| 右回転シフト | ror | NA |
| AND(リダクション) | NA | & |
| or(リダクション) | NA | | |
| not(リダクション) | NA | ˜ |
| xor(リダクション) | NA | ˆ |
| 接続 | 信号&信号 | {信号,信号,…,} |
| 条件演算 | NA | 条件式 ? 真 : 偽 |
| 遅延 | after | # |
| read only | constant | const |
| bitの指定 | (msb downto lsb) | [msb:lsb] |
| ループから抜ける | exit | break |
| ループの初めに戻る | next | continue |
| 入力信号 | in | input |
| 出力信号 | out | output |
まとめ
VHDLとSystemVerilogの対応関係を調べてみました
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