Systemverilog

対応表動作VHDLSV算術加算++算術減算−−算術乗算∗∗算術割算//あまりmod％商remNAべき乗∗∗∗∗絶対値absNA等号===等しくない/=!=より上<<より下>>以上<=<=以下>=>=and (1bit)and&&or (1b...