SystemVerilog｜functionのautomatic/staticの違い | タナビボ~田中太郎の備忘録~

田中太郎

functionでautomaticで宣言したときとstaticで宣言したときの違いを解説します

functionの使い方を知らない方はこちらから

automatic/staticとは
1. automatic/staticの使い方
2. automatic/staticの動作の違い
まとめ

automatic/staticとは

automatic/staticはfunction内で使用される変数を共有するかどうかを指定します

これだけではわからないと思うので、サンプルと伴に説明します

まず、automatic/staticをどのように使用するか説明します

automatic/staticの使い方

automatic/staticは以下のように使用します

function automatic func1(
    input in1,
    input in2
);
    // なんらかの処理
endfunction

function static func2(
    input in1,
    input in2
);
    // なんらかの処理
endfunction

automatic/staticが指定されていないときはstaticと認識されます

では、両者にどのような違いがあるか見てみましょう

automatic/staticの動作の違い

サンプルコードを作成して両者の違いを見ていきます

サンプルコード

module top (
    output logic dout_static1,
    output logic dout_static2,
    output logic dout_automatic1,
    output logic dout_automatic2
);
    function automatic func_automatic(
        input en
    );
        logic tmp;
        if (en) begin
            tmp = 1'b1;
        end
        func_automatic = tmp;
    endfunction

    function static func_static(
        input en
    );
        logic tmp;
        if (en) begin
            tmp = 1'b1;
        end
        func_static = tmp;
    endfunction

    assign dout_static1 = func_static(1'b1);
    assign dout_static2 = func_static(1'b0);
    assign dout_automatic1 = func_automatic(1'b1);
    assign dout_automatic2 = func_automatic(1'b0);

endmodule

入力が1なら1を出力し、入力が0なら不定（x）を出力するfunctionを
automaticとstaticでそれぞれ定義しました