Systemverilog UVM driver/sequencerはマクロで作成しよう
はじめにUVMを久しぶりに書くと、Driver, Sequencerの書き方を忘れます。なので、Defineマクロを使って簡単に作成できるようにしましょう。マクロを作成するSequenceruvm_sequnecerを継承したSequnce...
Systemverilog Systemverilog parameter port listとparameterを宣言すると上書きできない SystemVerilog
はじめにVerilogではParameterは以下のように宣言できます。parametermodule sample1(); parameter A = 1; parameter B = 2;また、SystemVerilogではParame...
Systemverilog class内のtask/functionはautomaticになる SystemVerilog
はじめにtask/functionはデフォルトでstaticで宣言されるので注意が必要です。しかし、LRM 11.9よりclass内のtask/functionはautomaticで宣言されます。解説sample1.svまずは、普通にtas...
Systemverilog inout ポートはwireでつなぐ SystemVerilog
はじめにVerilogは信号をその用途によってregかwireで宣言する必要があります。代わってSystemVerilogにはlogicという便利な宣言方法があります。Verilogでreg/wireで宣言していた信号は「ほとんど」logi...
Systemverilog $display RTLの階層を表示する Verilog
はじめに$displayなどで変数の値をログに表示することができますが、その他にも色々な値を表示できます。Format %mを使用することで、現在の階層を取得することができます。使い方$display("%m");サンプルコードmodule...
Python 現在のアクセス権に別なアクセス権を追加するPython
はじめにアクセス権を付与するのはos.chmod()で行えます。しかし、現在あるアクセス権に対してWrite権限のみを追加するなどはできません。そこで、アクセス権を追加するスクリプトを作成しました。コードadd_mod(<ファイル>, <追...
Python ディレクトリの中身を別なディレクトリにコピー Python
はじめにディレクトリはshutil.copytreeでコピーできますが、コピー先のディレクトリがすでに存在する場合は使えません。やりたいことwork1/の下にディレクトリやファイルが格納されています。それらをwork2/にすべてコピーします...
Systemverilog uvm_comparer uvm_object::compareの設定を変更する UVM
コマンドの説明uvm_comparerはuvm_objectのMethodであるcompareの設定を変更できます。使い方 uvm_object ob1; uvm_object ob2; uvm_comparer comp; initial...
Python Python標準モジュールでまるばつゲームを作る
はじめにPythonの標準モジュールであるtkinterのみを使用してマルバツゲームを作成します。仕様・リセットボタンで初期化・先攻は〇、後攻は×・〇/×は交互・同じ記号が縦・横・斜めでそろうと結果を表示コードimport tkinterc...
Excel ビット演算 Excel
はじめにエクセルにあるビット演算を行う関数についてまとめます。ビット演算する関数BITOR ビットごとにORをとるビットごとにORを取ります。=BITOR(<引数1>, <引数2>)<引数1>と<引数2>でORを取ります。Ex)BITOR(...