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Systemverilog

SystemVerilog $left/$right/$low/$high/$size/$dimensions システムタスク

はじめに SystemVerilogのLRMを読んでいると配列に関する面白い?システムタスクがあったので紹介します。 $left 配列の左側 bit a; int b; initial begin b = $l...
Systemverilog

SystemVerilog defineマクロについて考える

はじめに defineマクロが思ったよりいろんな使い方ができたので、試してみました。 サンプル1 値を置換 `define DEF_INIT 2 always_ff @(posedge clk, negedge rst...
Python

Pythonの標準モジュールでテトリスを作成する

はじめに Pythonの勉強で、標準モジュールのみでテトリス(っぽいもの)を作成しました。 改版の余地はあるのですが、めんどくさいのでやらないかもしれません。 今回はコードだけ張ります。 作り方の解説は別な...
Systemverilog

uvm_config_dbについて考える

はじめに UVMを使っていると必ず出てくるuvm_config_db。 なんとなく、テストベンチでInterfaceをデータベースに登録して、クラスの中で呼び出すんだなぁと漠然と思っていました。 今回は様々な条件で使用し...
Python

Python ブロック図を生成するスクリプトを作成したい

はじめに Pythonでブロック図を作成したいです。 とりあえず、ブロック2つで作ってみました。 サンプルコード import matplotlib.pyplot as plt import matplotlib....
Python

Python Tkinter create_imageで画像が表示されないとき

はじめに 環境:Python 3.10.1 create_imageは、create_image(<水平中心位置>, <垂直中心位置>, image=<画像>) でCanvasに任意の画像を表示するメソ...
Python

Python Tkinter Canvas のサンプルコード

サンプルコード create_arc:円弧 import tkinter app = tkinter.Tk() app.title("App Title") arc = tkinter.Canv...
Python

Python Tkinter 四角とテキストを描画する

サンプルコード import tkinter app = tkinter.Tk() app.title("App Title") canvas = tkinter.Canvas( app, wi...
Systemverilog

UVM Sequenceを実行する方法まとめ

サンプルコード sample_sequence_item.svh Sequenceで使用するSequence_itemです。 class sample_sequence_item extends uvm_sequence...
Systemverilog

UVM Virtual SequenceでSequenceを実行する方法まとめ

サンプルコード sample_seq.svh(Sequence) 今回使用するSequenceです。 クラス変数として、din1とdin2を持ちます。 class sample_seq extends uvm_se...
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