Systemverilog SystemVerilog|pure virtual について考える 田中太郎 pure virtualの意味について考えていきます はじめに UVMでpure virtualがついたfunction/taskがあったので、サンプルコードを作成して動作を確認しました pure virtualの動作をサンプルコ... 2021.09.20 Systemverilog
Systemverilog SystemVerilog|virtual function/taskについて考える 田中太郎 たまに「vritual」がついたfunction/taskをみかけますが、動作の違いが不明だったので、試してみました はじめに UVMのコードを書いていると「virtural」型がついたfunction/taskをみかけます しら... 2021.09.20 Systemverilog
Systemverilog SystemVerilog|classの使い方 田中太郎 class(クラス)の基本的な使い方を紹介します はじめに SystemVerilogではclass(クラス)を使用してオブジェクト指向的にコーデイングできます 論理合成対象のRTLではあまり使用しませんが、検証環境ではよく使用し... 2021.09.19 Systemverilog
Systemverilog ModelSim|CUIからシミュレーション実行してVCDファイルを作成 田中太郎 ModelSimをCUI(コマンドライン)から実行してVCDファイルを作成します 実行環境 OS:Windows RTL:SystemVerilog(Verilogでも可) はじめに ModelSimはGUIを備えていますが、CU... 2021.09.05 Systemverilog
Systemverilog SystemVerilog|文法サンプルコードまとめ 田中太郎 サンプルです module module(Verilogの回路の単位)を作成します 基本 module sample( input clk, input rst_b, input din, output logic dout );... 2021.06.04 Systemverilog
Systemverilog SystemVerilog|シミュレーションで実行時に引数を与える~$value$plusargs~ 田中太郎 RTLをテストするときの入力データをテストファイルに書き込むのではなく シミュレーション実行時に引数として渡してみました サマリ DUTに与える入力データをちょい編したいとき、 テストファイル書き換え→コンパイル→シミュレーション... 2021.05.31 Systemverilog
Systemverilog SystemVerilog|コンパイル後にテストを切り替える~$test$plusargs~ 田中太郎 SystemVerilogではコンパイル後に値を代入することができます その機能を応用して、コンパイル後にテストを入れ替えます サマリ テストファイルが大量にあるとき、DUT、テストベンチを何度もコンパイルすることになります そこ... 2021.05.30 Systemverilog
Systemverilog SystemVerilog|画像データの二値化 田中太郎 画像データを二値化するSystemVerilogのサンプルコードです サンプルコード 仕様 ・ビット幅を変更可能 ・閾値を変更可能 ・閾値以下だとALL 0、閾値を超えるとALL 1を返す ・サイクル数:1 RTL module ... 2021.04.20 Systemverilog
Systemverilog SystemVerilog|functionのautomatic/staticの違い 田中太郎 functionでautomaticで宣言したときとstaticで宣言したときの違いを解説します functionの使い方を知らない方はこちらから automatic/staticとは automatic/staticはfunct... 2021.04.18 Systemverilog
Systemverilog SystemVerilog|functionの使い方 田中太郎 SystemVerilogのfuctionの使い方を紹介します functionの基本的な使い方 functionは以下のように定義します(入力1と入力2を加算するfunction) function 関数名( input 入力1... 2021.04.17 Systemverilog