Systemverilog SystemVerilog｜pure virtual について考える
田中太郎pure virtualの意味について考えていきますはじめにUVMでpure virtualがついたfunction/taskがあったので、サンプルコードを作成して動作を確認しましたpure virtualの動作をサンプルコードで確...
Systemverilog
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Systemverilog SystemVerilog｜virtual function/taskについて考える
田中太郎たまに「vritual」がついたfunction/taskをみかけますが、動作の違いが不明だったので、試してみましたはじめにUVMのコードを書いていると「virtural」型がついたfunction/taskをみかけますしらべてもよ...
Systemverilog SystemVerilog｜classの使い方
田中太郎class（クラス）の基本的な使い方を紹介しますはじめにSystemVerilogではclass（クラス）を使用してオブジェクト指向的にコーデイングできます論理合成対象のRTLではあまり使用しませんが、検証環境ではよく使用します（e...
Systemverilog ModelSim｜CUIからシミュレーション実行してVCDファイルを作成
田中太郎ModelSimをCUI（コマンドライン）から実行してVCDファイルを作成します実行環境OS：WindowsRTL：SystemVerilog（Verilogでも可）はじめにModelSimはGUIを備えていますが、CUI（コマンド...
Systemverilog SystemVerilog｜文法サンプルコードまとめ
田中太郎サンプルですmodulemodule（Verilogの回路の単位）を作成します基本module sample( input clk, input rst_b, input din, output logic dout);endmod...
Systemverilog SystemVerilog｜シミュレーションで実行時に引数を与える~$value$plusargs~
田中太郎RTLをテストするときの入力データをテストファイルに書き込むのではなくシミュレーション実行時に引数として渡してみましたサマリDUTに与える入力データをちょい編したいとき、テストファイル書き換え→コンパイル→シミュレーション実行をやり...
Systemverilog SystemVerilog｜コンパイル後にテストを切り替える~$test$plusargs~
田中太郎SystemVerilogではコンパイル後に値を代入することができますその機能を応用して、コンパイル後にテストを入れ替えますサマリテストファイルが大量にあるとき、DUT、テストベンチを何度もコンパイルすることになりますそこで、複数の...
Systemverilog SystemVerilog｜画像データの二値化
田中太郎画像データを二値化するSystemVerilogのサンプルコードですサンプルコード仕様・ビット幅を変更可能・閾値を変更可能・閾値以下だとALL 0、閾値を超えるとALL 1を返す・サイクル数：1RTLmodule binary #(...
Systemverilog SystemVerilog｜functionのautomatic/staticの違い
田中太郎functionでautomaticで宣言したときとstaticで宣言したときの違いを解説しますfunctionの使い方を知らない方はこちらからautomatic/staticとはautomatic/staticはfunction内...
Systemverilog SystemVerilog｜functionの使い方
田中太郎SystemVerilogのfuctionの使い方を紹介しますfunctionの基本的な使い方functionは以下のように定義します（入力1と入力2を加算するfunction）function 関数名( input 入力1, in...