Systemverilog SystemVerilog|移動平均フィルタの実装 田中太郎 移動平均フィルタを実装しました 仕様 3x1の水平移動平均フィルタです(1/4-1/2-1/4) 画像の水平両端では注目画素を出力します top.sv main.svとctrl.svをインスタンスしている回路 module top... 2021.11.09 Systemverilog
Systemverilog SystemVerilog|メディアンフィルタの実装 田中太郎 メディアンフィルタ回路を実装して画像データに実行しました 全体構成 BMPの画像に3×1のメディアンフィルタをかけてresult.bmpの名前で保存します 画像データをテストベンチで読み込み回路に与えます enableがHighの... 2021.11.08 Systemverilog
Systemverilog SystemVeilog|画像処理回路とテストベンチ 田中太郎 画像を入力して回路で処理し、出力を画像に直すまでを行うテストベンチを作成しました 概要 BMP画像をテストベンチに与えると、8ビットのデータに変換して1クロック毎に回路に与える 回路は画像データを2値化して出力する 出力データが有... 2021.11.05 Systemverilog
Systemverilog SystemVerilog|BMPファイルを2値化する BMPファイルを読み込んで2値化して保存します サンプルコード グレースケールのBMPファイルを読み込み、同じ画像サイズで保存します IMG_H,IMG_Wで画像の高さ、幅を指定しています module tb; localparam IMG... 2021.11.02 Systemverilog
Systemverilog SystemVerilog|BMPファイルを読み込む 田中太郎 SystemVerilogを使用してBMPファイル(バイナリファイル)を読み込みます BMPファイルを読み込む BMPファイルはヘッダー、インフォ、カラーバレット(ない場合も)、画素データからなります 詳しい内容はここでは割愛しま... 2021.11.01 Systemverilog
Systemverilog SystemVerilog|taskの引数の方向について考える 田中太郎 taskの引数は一癖あります 引数の方向(input/output/ref/inout) taskは引数の方向として以下を取ることができます input:入力ouput:出力ref:参照inout:入出力 上記のそれぞれを使用した... 2021.10.23 Systemverilog
Systemverilog SystemVerilog|Enumでステートマシンを作成するを考える 田中太郎 Enumを使用したステートマシンを作成します Enumを使ったサンプルコード Enumを使ってステートマシン(FSM)を作成しました IDLE, DO, DONE, ENDのステートを1サイクルごとに遷移して ステートがDOになっ... 2021.10.19 Systemverilog
Systemverilog SystemVerilog|信号のエッジで初期化するカウンタ 田中太郎 信号が最初に変化したときに初期値に戻るカウンタのサンプルコードです サンプルコード sample.sv 1クロックで1カウントアップします 最大値でホールドします flagが0 -> 1に変化するとカウンタが初期化されます mod... 2021.10.07 Systemverilog
C/C++ C言語|コマンドライン引数について考える 田中太郎 C言語でコマンドライン引数を使えるようにします サンプルコード sample.cpp #include <stdio.h> #include <stdlib.h> int main(int argc, char *argv[]){... 2021.10.07 C/C++
Systemverilog SystemVerilog|テキストファイルに書き込む 田中太郎 SystemVerilogでテキストファイルに値を書き込みます はじめに デバッグ用や期待値生成用に値をファイルに書き込みたいときがあります 今回はSystemVerilogの機能を使用して値をテキストファイルに書き込んでみます ... 2021.09.28 Systemverilog