Systemverilog

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SystemVerilog|文法サンプルコードまとめ

田中太郎 サンプルです module module(Verilogの回路の単位)を作成します 基本 module sample( input clk, input rst_b, input...
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SystemVerilog|シミュレーションで実行時に引数を与える~$value$plusargs~

田中太郎 RTLをテストするときの入力データをテストファイルに書き込むのではなく シミュレーション実行時に引数として渡してみました サマリ DUTに与える入力データをちょい編したいとき、 テストファイル書き換え→...
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SystemVerilog|コンパイル後にテストを切り替る~$test$plusargs~

田中太郎 SystemVerilogではコンパイル後に値を代入することができます その機能を応用して、コンパイル後にテストを入れ替えます サマリ テストファイルが大量にあるとき、DUT、テストベンチを何度もコンパイルす...
Systemverilog

SystemVerilog|二値化 サンプルコード

田中太郎 入力を二値化するSystemVerilogのサンプルコードです サンプルコード 仕様 ・入力信号のMSBが1ならALL 1、それ以外はALL 0を出力する例)入力が3ビットのとき、100以上は111を出力、0...
Systemverilog

SystemVerilog|functionのautomatic/staticの違い

田中太郎 functionでautomaticで宣言したときとstaticで宣言したときの違いを解説します functionの使い方を知らない方はこちらから automatic/staticとは autom...
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SystemVerilog|functionの使い方

田中太郎 SystemVerilogのfuctionの使い方を紹介します functionの基本的な使い方 functionは以下のように定義します(入力1と入力2を加算するfunction) function 関数名...
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SystemVerilog|基本回路のサンプルコード

田中太郎 SystemVerilogのサンプルコード集です Dフリップフロップ module dff #( parameter BIT_WIDTH = 9 )( input clk, input rs...
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【IcarusVerilog】iverilogのコマンドラインオプション

田中太郎 IcarusVerilogのコンパイルコマンド「iverilog」のよく使うコマンドラインオプションを紹介します iverilogのコマンドラインオプション オプション内容-o <File名>コンパイル...
Linux

オープンソースでVerilogの開発環境作成

田中太郎 オープンソースソフトウェア(OSS)を使ってlinux上にverilogの開発環境(コンパイル/シミュレーション)を作成します はじめに HDL(ハードウェア言語)を自宅で学習するためオープンソースで開発環境を整備...
Systemverilog

VHDL vs Systemverilog 演算子の対応関係

田中太郎 VHDL とSystemverilogの演算子の対応関係を調べていくよ! 対応表 動作VHDLSV算術加算++算術減算−−算術乗算∗∗算術割算//あまりmod%商remNAべき乗∗∗∗∗絶対値absNA等号===等...
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