Systemverilog

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SystemVerilog|taskの引数の方向について考える

田中太郎 taskの引数は一癖あります 引数の方向(input/output/ref/inout) taskは引数の方向として以下を取ることができます input:入力ouput:出力ref:参照inout:入出力 ...
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SystemVerilog|Enumでステートマシンを作成するを考える

田中太郎 Enumを使用したステートマシンを作成します Enumを使ったサンプルコード Enumを使ってステートマシン(FSM)を作成しました IDLE, DO, DONE, ENDのステートを1サイクルごとに遷移して...
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SystemVerilog|信号のエッジで初期化するカウンタ

田中太郎 信号が最初に変化したときに初期値に戻るカウンタのサンプルコードです サンプルコード sample.sv 1クロックで1カウントアップします 最大値でホールドします flagが0 -> 1に変...
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SystemVerilog|テキストファイルに書き込む

田中太郎 SystemVerilogでテキストファイルに値を書き込みます はじめに デバッグ用や期待値生成用に値をファイルに書き込みたいときがあります 今回はSystemVerilogの機能を使用して値をテキストファイ...
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SystemVerilog|テキストファイルを読み込む

田中太郎 SystemVerilogでテキストファイルを読み込むサンプルコードです はじめに テキストファイルに書いてある数字を読み込んでint型の変数に代入します サンプルコード text.txt tex...
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SystemVerilog|packageについて考える

田中太郎 SystemVerilogのPackageについて考えてい行きます はじめに packageで検証部品はひとまとめにすることで再利用性が上がります サンプルコードを用いてpackageの使い方について解説しま...
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SystemVerilog|pure virtual について考える

田中太郎 pure virtualの意味について考えていきます はじめに UVMでpure virtualがついたfunction/taskがあったので、サンプルコードを作成して動作を確認しました pure virtu...
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SystemVerilog|virtual function/taskについて考える

田中太郎 たまに「vritual」がついたfunction/taskをみかけますが、動作の違いが不明だったので、試してみました はじめに UVMのコードを書いていると「virtural」型がついたfunction/taskを...
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SystemVerilog|classの使い方

田中太郎 class(クラス)の基本的な使い方を紹介します はじめに SystemVerilogではclass(クラス)を使用してオブジェクト指向的にコーデイングできます 論理合成対象のRTLではあまり使用しませんが、...
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ModelSim|CUIからシミュレーション実行してVCDファイルを作成

田中太郎 ModelSimをCUI(コマンドライン)から実行してVCDファイルを作成します 実行環境 OS:Windows RTL:SystemVerilog(Verilogでも可) はじめに ModelS...
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