Systemverilog

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【SystemVerilog】UVMで検証環境を作成する~Hello World~【#1】

Hello Worldからはじめる uvmで「Hello World」を表示させます。 top.sv module top; `include "uvm_macros.svh" //...
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【SystemVerilog】randomize()でクラスのrand変数を確定する

randomize() systemverilogではclass内の変数をランダム変数(rand)で宣言することができます。 randで宣言された変数は、classのbuilt-in methodであるrandomize()で...
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【SystemVerilog】Constrained Randomを使用するテストベンチ【サンプルコード】

はじめに Constrained Randomの考え方を使ってテストベンチを作成します。 実装 では、実際にテストベンチを作成します。 まずは制約なしで作成します。 構成は以下の通りです。 DU...
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【SystemVerilog】Constrained Randomについて考える

田中太郎 Constrained Randomの考えを使った検証環境のサンプルを作成しました。 本当はclassにrandの変数を定義してconstraintで範囲を決定→randomize()するのですが、 constrai...
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【SystemVerilog】interfaceを使用して回路を作成する

田中太郎 UVMの検証環境ではinterfaceをよく使用します RTLでも使用できるので、サンプルを作成しました 回路仕様 dinにオフセットを3回に分けて加算して出力します in_validが1のときのdin...
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SystemVerilog|【union】共用体について考える

田中太郎 共用体についてまとめます 使い方 共用体は変数のビットを共用します 以下のように定義します union { <型> <変数名>; <型> <変数...
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SystemVerilog|【struct】構造体について考える

田中太郎 構造体についてまとめます 使い方 構造体は様々な型を組み合わせて新たな型を作成します 以下のように定義します struct { <型> <変数名>; } <構造体名...
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SystemVerilog|動的配列を使用する

田中太郎 動的配列を使ってみます 動的配列とは 配列を作成するとき、要素数は定義時に決定します int data; 動的配列はシミュレーション中に要素数を決定できます data = new; 配列の要...
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SystemVerilog|【inside】右辺に左辺が含まれるか

田中太郎 insideの使い方についてまとめます 使い方 <要素>が<要素群>に含まれていれば1、それ以外は0を返す <要素> inside <要素群> サンプルコ...
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SystemVerilog|【連想配列】キーで値を参照する配列ついて考える

田中太郎 連想配列(associative array)についてまとめます 連想配列のmethod <key_type>は連想配列のキーの型です method 内容引数戻り値a.num()aの要素数を返すな...
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