UVM

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Systemverilog

【UVM】ScoreBoardを作成する~uvm_tlm_analysis_fifoを使用する~【#2】

はじめに前回はScoreBoardでAnalysis Exportを定義してMonitor階層のAnalysis Portと接続しました。Analysis Exportはデータを受け取るだけなので、FIFOのようにデータを保持する仕組みをS...
Systemverilog

【UVM】ScoreBoardを作成する~Monitor階層からトランザクションを取得する~【#1】

はじめにScoreBoardはDUTの出力と期待値を比較する階層です。UVMモデルのMonitorとAnalysis Portを介してDUTの出力を取得します。サンプルコードsample_scoreboard.svhuvm_scoreboa...
Systemverilog

【UVM】Register階層を作成する~AdapterでAgentと接続する~【#2】

前回のおさらいRegister階層を作成しました。UVMモデルを介してDUTのレジスタにアクセスするためにAdapterを作成します。サンプルコードsample_sequence_item.svhRegister階層と接続するUVMモデル(...
Systemverilog

【UVM】Register階層を作成する~uvm_regでレジスタを管理する~【#1】

はじめにRegister階層(Register Layer)を作成します。UVMではレジスタをuvm_regを継承したクラスで定義します。1レジスタごとに1クラスを作成して、uvm_reg_blockを継承したクラスで1まとめにします。サン...
Systemverilog

【UVM】クロック生成モデル

はじめにUVM環境でクロック生成モデルを作成します。構成とサンプルコードUVMモデルの構成Sequence_itemclock_sequence_item.svhclass clock_sequence_item extends uvm_s...
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