Systemverilog 【UVM】ScoreBoardを作成する~uvm_tlm_analysis_fifoを使用する~【#2】
はじめに 前回はScoreBoardでAnalysis Exportを定義してMonitor階層のAnalysis Portと接続しました。 Analysis Exportはデータを受け取るだけなので、FIFOのようにデータを保持する仕組み...
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Systemverilog 【UVM】ScoreBoardを作成する~Monitor階層からトランザクションを取得する~【#1】
はじめに ScoreBoardはDUTの出力と期待値を比較する階層です。 UVMモデルのMonitorとAnalysis Portを介してDUTの出力を取得します。 サンプルコード sample_scoreboard.svh uvm_sco...
Systemverilog 【UVM】Register階層を作成する~AdapterでAgentと接続する~【#2】
前回のおさらい Register階層を作成しました。 UVMモデルを介してDUTのレジスタにアクセスするためにAdapterを作成します。 サンプルコード sample_sequence_item.svh Register階層と接続するUV...
Systemverilog 【UVM】Register階層を作成する~uvm_regでレジスタを管理する~【#1】
はじめに Register階層（Register Layer）を作成します。 UVMではレジスタをuvm_regを継承したクラスで定義します。 １レジスタごとに１クラスを作成して、uvm_reg_blockを継承したクラスで１まとめにします...
Systemverilog 【UVM】クロック生成モデル
はじめに UVM環境でクロック生成モデルを作成します。 構成とサンプルコード UVMモデルの構成 Sequence_item clock_sequence_item.svh class clock_sequence_item extends...