Systemverilog 【UVM】ScoreBoardを作成する~uvm_tlm_analysis_fifoを使用する~【#2】 はじめに前回はScoreBoardでAnalysisExportを定義してMonitor階層のAnalysisPortと接続しました。AnalysisExportはデータを受け取るだけなので、FIFOのようにデータを保持する仕組みをScor... 2022.04.17 SystemverilogUVM
Systemverilog 【UVM】ScoreBoardを作成する~Monitor階層からトランザクションを取得する~【#1】 はじめにScoreBoardはDUTの出力と期待値を比較する階層です。UVMモデルのMonitorとAnalysisPortを介してDUTの出力を取得します。サンプルコードsample_scoreboard.svhuvm_scoreboar... 2022.04.14 SystemverilogUVM
Systemverilog 【UVM】Register階層を作成する~AdapterでAgentと接続する~【#2】 前回のおさらいRegister階層を作成しました。UVMモデルを介してDUTのレジスタにアクセスするためにAdapterを作成します。サンプルコードsample_sequence_item.svhRegister階層と接続するUVMモデル(... 2022.03.31 SystemverilogUVM
Systemverilog 【UVM】Register階層を作成する~uvm_regでレジスタを管理する~【#1】 はじめにRegister階層(RegisterLayer)を作成します。UVMではレジスタをuvm_regを継承したクラスで定義します。1レジスタごとに1クラスを作成して、uvm_reg_blockを継承したクラスで1まとめにします。サンプ... 2022.03.30 SystemverilogUVM
Systemverilog 【UVM】クロック生成モデル はじめにUVM環境でクロック生成モデルを作成します。構成とサンプルコードUVMモデルの構成Sequence_itemclock_sequence_item.svhclassclock_sequence_itemextendsuvm_sequ... 2022.03.20 SystemverilogUVM