プログラミング言語

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Systemverilog

UVM Sequenceを実行する方法まとめ

サンプルコード sample_sequence_item.svh Sequenceで使用するSequence_itemです。 class sample_sequence_item extends uvm_sequence...
Systemverilog

UVM Virtual SequenceでSequenceを実行する方法まとめ

サンプルコード sample_seq.svh(Sequence) 今回使用するSequenceです。 クラス変数として、din1とdin2を持ちます。 class sample_seq extends uvm_se...
Systemverilog

【UVM】ScoreBoardを作成する~期待値比較する~【#3】

はじめに 前回はuvm_tlm_analysis_fifoを使用してFIFOを実装しました。 今回はDUTの出力を取得してScoreBoardで期待値比較します。 サンプルコード dut.sv 入力デ...
Systemverilog

【UVM】ScoreBoardを作成する~uvm_tlm_analysis_fifoを使用する~【#2】

はじめに 前回はScoreBoardでAnalysis Exportを定義してMonitor階層のAnalysis Portと接続しました。 Analysis Exportはデータを受け取るだけなので、FIFOのようにデータを...
Systemverilog

【UVM】ScoreBoardを作成する~Monitor階層からトランザクションを取得する~【#1】

はじめに ScoreBoardはDUTの出力と期待値を比較する階層です。 UVMモデルのMonitorとAnalysis Portを介してDUTの出力を取得します。 サンプルコード sample_score...
Systemverilog

【UVM】Register階層を作成する~AdapterでAgentと接続する~【#2】

前回のおさらい Register階層を作成しました。 UVMモデルを介してDUTのレジスタにアクセスするためにAdapterを作成します。 サンプルコード sample_sequence_item.svh ...
Systemverilog

【UVM】Register階層を作成する~uvm_regでレジスタを管理する~【#1】

はじめに Register階層(Register Layer)を作成します。 UVMではレジスタをuvm_regを継承したクラスで定義します。 1レジスタごとに1クラスを作成して、uvm_reg_blockを継承したクラ...
Systemverilog

【UVM】クロック生成モデル

はじめに UVM環境でクロック生成モデルを作成します。 構成とサンプルコード UVMモデルの構成 Sequence_item clock_sequence_item.svh class clock_seque...
Systemverilog

【SystemVerilog】UVMで検証環境を作成する~なるべく最小構成~【#8】

前回のおさらい Virtual SequenceとVirtual Sequencerを作成しました。 今回は、これまで作成したテストベンチをなるべく短いコードで再掲します。 なるべく最小構成 top.sv(...
Systemverilog

【SystemVerilog】UVMで検証環境を作成する~Virtual SequencerとVirtual Sequence~【#7】

前回のおさらい uvm_monitorを継承してMonitor階層を作成しました。 Virtual SequencerとVirtual Sequenceを作成する 複数の検証コンポーネントをテストベンチに組み込むと、Se...
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